华为Mate90系列将搭载麒麟2026芯片，引领半导体技术新潮流

根据《科创板日报》的报道，华为计划在其即将推出的Mate90系列手机中，搭载基于韬定律的全新麒麟2026芯片。这一消息来自内部人士，并得到华为在今年5月公布的韬(τ)定律的进一步确认。该定律旨在通过降低时间常数τ，利用逻辑折叠(LogicFolding)等创新技术，缩短芯片内信号传播延迟，提高晶体管密度，推动半导体与电子系统的持续发展。

中国科学院科技论文预发布平台ChinaXiv展示了华为技术有限公司董事、半导体业务部总裁何庭波在7月3日发布的《面向多层级电子系统的时间缩微理论》（韬定律）V2版本，该论文进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系，并补充了工程落地的细节、实测量化数据与产品演进路线。

相较于2025年的麒麟9030 Pro，麒麟2026芯片采用了LogicFolding双层逻辑折叠技术，晶体管密度从155MTr/mm²提升至238MTr/mm²，增幅约53.5%，这一变化以往需要三年的几何微缩才能达到。此外，麒麟2026在1.1V供电电压下，主频提升了13%至3.1GHz；SRAM工作频率提升超过40%；时钟缓冲器数量减少超过50%，时钟偏移降低25%，线长缩短约30%。

何庭波在论文中预测，未来十年，逻辑折叠将从局部关键路径折叠发展为全面多层级折叠，每个封装内集成三至四层甚至更多有源层。这一变革将由低温混合键合技术和硅通孔（TSV）着陆点的下移所推动，释放超过30%的高层布线资源。预计从2026年到2035年，晶体管密度将向400MTr/mm²及更高水平迈进。

麒麟芯片通过逻辑折叠技术显著提升了CPU核心频率，为达到4GHz及更高频率铺平了道路，这一路线图在成本方面也具有经济可行性。预计到2030年，AI芯片昇腾990将引入LogicFolding技术至AI加速器领域。到2035年，硬件集成度预计将增加超过100倍，而时间常数τ的缩减将分布在堆栈的每一层。

论文中提到，尽管热管理是LogicFolding架构中的关键挑战，但通过热感知分区和布局规划策略，在设计阶段有意识地避免折叠高功耗电路，并从结构上防止高功耗子系统的空间相邻，从而有效解决了这一问题。

面对摩尔定律所面临的物理极限和经济效益的双重挑战，华为认为韬(τ)定律提供了一条有效的解决路径，通过优化信号传输和处理的时间，提升芯片性能和能效。

何庭波透露，基于韬(τ)定律，华为已设计并量产了381款芯片，服务于多个市场领域。